liang183 发表于 2016-10-18 12:43:24

Verilog数字系统设计教程 第二版 (夏宇闻 著) 课后习题答案 北京航空航天大学出版社

设计示范和上机习题 练习一．简单的组合逻辑设计//(方法一)：//---------------文件名 compare.v -----------------module compare(equal,a,b);input a,b;output equal;   assignequal = (a==b)? 1 : 0;   //a等于b时，equal输出为1；a不等于b时，equal输出为0。endmodule //(方法二)：module compare(equal,a,b);input a,b;output equal;reg equal;   always @(a or b)   if(a==b)   //a等于b时，equal输出为1；       equal =1;      else      //a不等于b时，equal输出为0。       equal = 0;//思考：如果不写else 部分会产生什么逻辑？endmodule //-------------------------------------------------------------    //----------测试模块源代码(方法之一)：`timescale 1ns/1ns       // 定义时间单位。`include"./compare.v"   //包含模块文件。在有的仿真调试环境中并不需要此语句。                     //而需要从调试环境的菜单中键入有关模块文件的路径和名称module t;   reg a,b;   wire equal;   initial            // initial常用于仿真时信号的给出。   begin        a=0;       b=0;   #100   a=0; b=1;   #100   a=1; b=1;   #100   a=1; b=0;   #100   a=0; b=0;
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tseming 发表于 2017-2-11 11:21:45

Thanks for your sharing.

liulaoshi666 发表于 2020-12-17 19:02:49

感谢楼主分享

DM0301 发表于 2021-1-5 17:47:48

我想看一下这个答案谢谢

slxdd 发表于 2021-7-17 21:27:19

感谢楼主分享
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